AI算力持续跃升，芯片电源为何越来越难测？

——从纹波噪声到PSIJ，重新理解AI时代的电源完整性挑战

作者：泰克科技

AI正在不断推高算力密度，也让芯片供电面临一个越来越明显的矛盾：一方面，GPU、CPU等高性能处理器的功耗和供电电流持续提升，负载变化越来越快；另一方面，随着芯片制程演进，核心及高速接口的工作电压却不断降低，留给电源波动和噪声的裕量越来越有限。

在真实的高速系统中，这已经不再只是电源工程师需要关注的问题。电源轨上的纹波、同步开关噪声、时钟耦合以及负载瞬态，都可能通过电源分配网络（PDN）进一步影响芯片的开关阈值、传播延迟和输出时序，最终表现为高速链路中的抖动、误码甚至系统异常。

因此，当PCIe等高速接口不断提高数据速率时，仅仅关注眼图和信号通道已经不足以解释所有问题。信号完整性（SI）与电源完整性（PI）正在越来越紧密地耦合在一起。

在泰克今年上海OpenLab《AI浪潮下的芯片电源纹波和噪声测试》专题分享中，泰克华东区应用工程师阿比亚斯（Aveas He）围绕AI数据中心的芯片供电趋势，进一步解析了纹波噪声、电源诱发抖动(PSIJ)、电源环路及PDN阻抗等关键测试，并介绍如何借助泰克测试平台将复杂的电源完整性分析逐步标准化、自动化。


图1：随着高性能GPU及处理器功耗持续提升，芯片供电正在向更高电流、更高功率密度方向演进。

AI把芯片供电推向“低电压、大电流、高动态”

今天的高速电子系统已经很难再用一条简单的电源轨来描述。一个典型系统中可能同时存在GPU、CPU、SoC、FPGA等高性能芯片，以及PCIe、SerDes、USB等高速串行接口和DDR、LPDDR、GDDR等高速并行接口。不同模块需要多路电源同时工作，同时还需要应对不断增加的功耗和散热压力。更重要的是，芯片供电本身也在发生变化。

随着制程不断演进，芯片和接口的工作电压逐步降低，而处理能力和数据速率却不断提高，供电电流也同步增加。与此同时，DVFS（动态电压频率调整）、更快速的VRM以及高速负载切换，使电源轨不再是一个近似静态的直流信号，而是始终处于复杂的动态工作状态。这给电源测试提出了几个直接挑战：

工作电压越来越低，噪声裕量越来越小；电流越来越大，瞬态扰动越来越强；开关速度越来越快，电源轨上的高频噪声也越来越丰富。

因此，过去只关注几十MHz范围内低频纹波的方法，已经很难完整反映今天高速芯片真实的供电状态。测试系统不仅需要足够低的本底噪声，还需要更高带宽，同时保留DC信息，才能观察电源轨从直流工作点到高速瞬态噪声的完整行为。


图2：制程演进带来更低的供电电压和更高的电流、数据速率，使电源测试同时面临低噪声、高带宽和DC测量能力的要求。

电源不稳，最终可能表现为高速信号“出了问题”

为什么一场以PCIe高速互联为背景的技术分享，要专门讨论电源？原因就在于SI和PI并不是两个完全独立的问题。从VRM、PCB电源平面，到封装、Die及最终负载，完整PDN中的电阻、电感和电容都会参与电源噪声的传播。数字信号串扰、时钟耦合、VRM开关噪声、谐波以及同步开关噪声（SSN）都可能进入电源轨，并进一步改变器件实际看到的供电电压。

当供电发生变化时，芯片内部的开关阈值也可能随之波动。同样一个输入边沿，由于阈值位置不同，其输出翻转时间就会发生偏移，最终在高速链路上表现为抖动增加。这也是为什么在实际系统调试中，一些看似属于SI的问题，最终需要回到PI寻找根因。

时钟电源噪声可能造成抖动或频偏；PLL、参考电源、模拟电源或Core电源噪声过大，可能导致误码率上升甚至芯片工作异常；PDN上的高频噪声也可能进一步引发EMI问题。因此，电源完整性分析真正要回答的并不是：“这条电源轨的波形好不好看？” 而是：“这条电源轨是否能够在真实工作状态下，为芯片提供足够稳定、干净的供电，并确保系统达到预期性能？”


图3：从VRM、PCB到封装和Die，完整PDN中的寄生参数都会参与电源噪声传播，并最终影响芯片工作状态。



当纹波进入毫伏级，真正的挑战首先是“测得准”

纹波本质上是叠加在直流电源轨上的交流分量，但真实系统中的纹波并不是单一频率的周期信号。

它可能来自整流和开关电源本身，也可能来自VRM开关频率及其谐波、SSN、时钟耦合、串扰以及负载突变。因此，只看一个峰峰值或RMS值，往往不能完整解释问题，更重要的是判断噪声来自哪里，以及它发生在什么时间。

与此同时，芯片对于供电的容差也越来越严格。

当一条电源轨的总体容差只有几个百分点甚至约1%时，这部分预算并不能全部留给纹波。输出精度、板级直流压降、负载调整、温度变化等因素都会占用预算，真正留给纹波和噪声的空间可能只有十几毫伏甚至更低。

这意味着一个非常现实的问题：

被测信号已经很小，测试系统自身的噪声却可能和它处于同一个量级。


图4：芯片规定的电压容差还需要同时覆盖输出精度、直流压降、负载变化等因素，真正留给纹波噪声的预算进一步缩小。

AC耦合并不一定能够看到完整的电源行为

传统纹波测试常使用AC耦合，通过去除较大的DC分量来放大微小交流信号。这种方法对于观察部分纹波十分方便，但在采用DVFS等动态供电策略的现代芯片中，电源本身可能存在较慢的电压调整。如果只使用AC耦合，这些低频乃至准直流变化可能被直接滤掉。

因此，当目标从“测某一个纹波值”升级为“评价完整电源质量”时，就需要保留DC部分，同时仍然能够把毫伏级交流扰动充分放大。

示波器的垂直档位同样直接影响结果

课件给出了一个非常直观的例子：同一示波器分别采用100 mV/div和1 mV/div时，测得的本底噪声约为8.95 mV和0.53 mV，差异达到约17倍。这意味着进行毫伏级纹波测量时，不能简单地把一条1 V甚至更高的电源轨缩在很小的显示区域中观察。

更理想的做法是充分利用示波器的动态范围，让目标小信号占据足够大的垂直显示范围。要实现这一点，探头必须既能承受电源轨上的DC偏置，又能够在此基础上保持较小动态范围进行高分辨率测量。


图5：在毫伏级纹波测量中，合理利用示波器垂直动态范围能够显著降低测试系统自身本底噪声的影响。

普通无源探头、SMA还是电源轨探头？不同方法并不等价

实际工程中，纹波测量常见三种接入方式，但它们各有明显取舍。10X无源探头最大的优势是使用方便，但信号本身会被衰减10倍，同时较长的接地连接和探头自身噪声都会影响微小信号测量。对于毫伏级纹波，其信噪比并不理想。

SMA同轴连接则能够获得较高带宽和较低噪声，但通常需要焊接，不利于快速移动测试点；若通过隔直方式工作，会丢失DC和低频行为；采用50 Ω直连时，又可能对被测电路形成明显负载。因此，要同时获得低噪声、高带宽、DC耦合以及较小负载效应，需要专门面向电源轨设计的测量方案。

泰克TPR系列电源轨探头正是针对这一应用而设计。TPR1000和TPR4000分别提供1 GHz和4 GHz带宽，同时支持±60 V DC Offset及±1 V动态范围，使工程师可以在保留完整DC工作点的同时，将叠加在电源轨上的毫伏级交流扰动充分展开观察。这不仅适用于传统低频纹波，对于VRM高速开关边沿、SSN、串扰以及其他高频瞬态噪声同样具有意义。


图6：10X无源探头、SMA同轴与专用电源轨探头在带宽、噪声、DC能力及负载效应方面存在不同取舍。

从“测一个值”到“找到噪声从哪里来”

准确获得纹波幅值只是第一步。真实电源轨上的低频纹波之上，往往还叠加着来自高速开关、时钟或其他数字电路的高频噪声。如果只获得一个峰峰值，很难知道究竟应该优化哪一部分电路。因此，时域和频域的联合分析变得越来越重要。

借助示波器的Spectrum View等时频域分析能力，工程师可以在观察电源轨瞬态行为的同时，进一步查看对应时间段内的频谱组成。例如，当时域中出现一次异常波动，可以直接定位该事件发生时频域中出现了哪些特定频率分量，从而帮助判断它更可能来自VRM开关频率、时钟谐波还是其他耦合源。

这使纹波测试从简单的：“到底有多少毫伏？”，进一步变成：“哪一部分噪声在什么时候出现，又可能来自哪里？”


图7：时域与频域联合分析可以将电源轨瞬态事件与特定频率成分关联起来，帮助定位噪声来源。

多电源轨时代，手工测试开始成为新的瓶颈

AI芯片和高速系统通常包含大量电源轨。当测试对象从一两条电源轨发展到Core、PLL、Memory、SerDes等多路供电之后，如果仍然依赖工程师逐条调整示波器垂直档位、偏置、带宽、触发条件，再手动记录数据和制作报告，不仅测试时间迅速增加，不同工程师之间的测试结果也很难保持完全一致。

这也是本次分享中DPM数字电源管理自动化软件重点解决的问题。泰克5/6-DPM能够把多个典型电源完整性测试项目整合进统一流程，包括纹波、过冲与下冲、稳定时间、上电/关断时间、振铃、电压、转换速率、抖动以及PSIJ等。软件会针对不同测量自动设置垂直刻度、偏置、带宽限制、采样率、记录长度、采集模式以及测量阈值等参数，并支持多电源轨同步分析和自动生成测试报告。

真正的价值并不只是“让测试更快”。

它更重要的意义在于：把高度依赖个人经验的测试方法，转化成一套可重复、可量化、可追溯的流程。对于需要多人协同、反复验证以及不同项目之间进行结果比较的研发团队而言，这一点尤其重要。


图8：DPM将纹波、瞬态、时序及PSIJ等电源完整性测量整合到自动化测试流程中，提高测量的一致性和可重复性。
DPM结合TPR探头还能够进一步分析Ripple-on-Ripple（叠加纹波）：既观察传统低频纹波，也识别叠加在其上的高频交流噪声，并结合频谱帮助判断噪声来源。



PSIJ：真正要回答的，不只是“电源轨干不干净”

纹波测试回答的是电源本身是否足够干净。但对于高速接口工程师而言，还有一个更重要的问题：这些电源噪声到底有没有伤害我的高速链路？

这正是PSIJ（Power Supply Induced Jitter，电源诱发抖动）分析所关注的核心。

在真实系统中，一类PSIJ可能来自其他“侵扰源”：某个模块从PDN拉取动态电流，产生的噪声经板级PDN、封装或互连结构传播到另一个“受害模块”，最终改变其输出时序。另一类则可能来自受害模块自身。芯片高速工作时产生动态负载，自身改变电源轨，再由这条电源波动反过来影响输出。因此，PSIJ并不是简单判断“电源上有没有噪声”，而是需要建立一条完整的因果链：
负载活动 → PDN噪声 → 电源轨扰动 → 高速信号时序变化。


图9：PSIJ分析关注电源噪声如何经PDN传播并最终转化为高速串行信号中的抖动。

泰克PSIJ分析通过同时观察高速串行信号和对应电源轨，在TIE频谱与电源噪声频谱之间寻找相关成分。针对识别出的疑似电源诱发频率，可以进一步进行滤波和去耦分析，再观察去除这部分PSIJ之后的眼图变化。

如果去除相应电源噪声贡献后眼图明显张开，就意味着已经获得了一条非常直接的证据：这部分高速链路性能下降确实与电源有关。

这为SI和PI工程师提供了一个共同的分析依据，也减少了过去依靠反复更换器件、修改PCB或盲目调整电源设计来寻找根因的试错过程。


图10：通过量化并去除与电源噪声相关的抖动分量，可进一步判断电源完整性对高速链路眼图的实际影响。

从纹波继续向下追：环路稳定性与PDN阻抗同样重要

如果纹波或瞬态结果出现异常，工程师还需要继续回答：“问题为什么会发生？”

此时分析对象就会进一步进入电源控制环路和PDN本身。

控制环路：稳定并不代表有足够裕量

开关电源负反馈环路通常通过Bode Plot观察增益和相位特性，并评估增益裕度和相位裕度。本次分享展示的泰克方案可以利用示波器内置AFG产生扫频信号，通过注入电阻向反馈环路施加扰动，同时采集环路输入和输出，再由PWR高级功率测量与分析软件自动绘制Bode Plot。

针对不同频率段，还可以利用Profile对注入幅度进行分段调整：低频由于环路增益较高，可以适当提高注入幅度；高频增益降低后则减小幅度，以避免系统进入非线性工作区域。其优势在于，当Bode Plot某个频点出现异常时，工程师仍然能够回到示波器时域波形继续进行调试，而不是只能看到单一频响曲线。


图11：PWR高级功率测量与分析软件可结合示波器内置AFG完成控制环路扫频，并根据不同频段灵活设置注入幅度。

PDN阻抗：电源波动的另一种表达方式

无论是直流压降还是交流瞬态，从更基础的角度看，本质上都与PDN阻抗有关。当负载发生快速电流变化时，如果PDN阻抗过高，产生的电压波动就可能超过芯片允许范围。因此，设计中通常需要确定目标阻抗，并在频率范围内验证PDN实际阻抗是否满足要求。

在本次分享的测试方案中，示波器结合PWR软件以及Picotest J2102A/J2113A线路注入器，可以向DUT注入扫频信号并测量其响应，绘制出PDN阻抗随频率变化的曲线，从而识别阻抗峰值，并进一步优化系统中的L、C、R参数。对于已经上电工作的电源，还需要通过DC Block及相应隔离方法避免直流电压和Ground Loop影响结果。


图12：PDN阻抗测试帮助工程师验证系统是否满足目标阻抗，并定位可能导致瞬态电压波动的阻抗峰值。

结语：AI时代，电源完整性正在成为高速系统调试的一部分

AI带来的变化并不仅仅是芯片功耗增加。真正改变测试方法的是一组同时发生的趋势：供电电压越来越低、工作电流越来越大、负载变化越来越快、高速接口的数据速率越来越高，而留给系统的噪声和抖动裕量却越来越小。这让电源完整性无法再被看作高速系统之外的一个独立问题。

从毫伏级纹波，到高速噪声；从单条电源轨，到多路自动化测试；从“电源够不够干净”，到进一步量化电源噪声究竟贡献了多少高速信号抖动；再到控制环路和PDN阻抗的根因定位，电源测试正在从单一参数测量走向更加系统化的分析流程。

对于工程师而言，未来真正重要的并不是获得更多测试数字，而是能够把电源、时域、频域以及高速信号之间的关系建立起来，在问题发生时更快判断：究竟是信号链路本身出了问题，还是供电质量已经悄悄侵蚀了系统的性能裕量。而这，也正是AI时代电源完整性测试所面对的新课题。