SK海力士披露下一代HBM先进封装路线图：引入英特尔EMIB技术，剑指3D堆叠新时代

在2026年Hot Chips大会上，SK海力士正式对外披露了其下一代高带宽内存（HBM）的技术愿景与先进封装路线图。面对人工智能浪潮下指数级增长的带宽需求，SK海力士封装工程副总裁Jaesik Lee明确表示，公司正积极引入包括英特尔EMIB（嵌入式多芯片互连桥接）在内的多项前沿封装技术，为其下一代HBM解决方案铺平道路，并最终目标直指全3D封装时代。

在现有的HBM制造体系中，DRAM核心芯片通过硅通孔（TSV）技术进行3D堆叠（最高可达16层），并借助2.5D封装与GPU等加速器芯片共同安装在硅中介层上。这种结构虽然相较于传统GDDR6方案在节省近半空间的同时提供了高达4TB/s的带宽，但随着带宽需求每隔一代便近乎翻倍，现有的封装技术正面临2.2倍的热负担增长，功耗、散热以及TSV占用面积成为制约性能释放的瓶颈。

为突破16层堆叠的限制并应对能效挑战，SK海力士正在积极探索混合键合（Hybrid Bonding）等未来工艺。数据显示，相较于目前主流的MR-MUF工艺，混合键合能使核心芯片厚度增加24%，TSV间距缩小至18微米以下，并显著降低35%的热阻。此外，SK海力士还在研发名为I-HBM的局部热点缓解技术，通过在热点区域嵌入高导热冷却组件，力求将热阻进一步降低30%以上。

在此次披露的路线图中，最引人注目的动向莫过于对英特尔EMIB技术的明确提及。在2.5D封装方案中，除了传统的台积电CoWoS技术外，SK海力士将英特尔的EMIB列为重要选项。EMIB作为一种嵌入式桥接解决方案，能够在不使用大面积硅中介层的情况下实现高密度的芯片间互连，这与英特尔近期展示的EMIB-T（硅通孔桥接）以及玻璃基板封装方案在技术演进上相呼应，旨在通过垂直供电与超大尺寸封装支持未来AI芯片的多芯粒整合。

展望未来，SK海力士计划最终迈入“3D封装”阶段，目标是将HBM内存直接堆叠在系统级芯片或加速器之上。为了实现这一终极形态，公司计划通过增加TSV数量、提高逻辑工艺集成的I/O速度，以及优化电源分配网络（PDN）来系统性地解决功耗难题。在HBM4产品规划中，SK海力士已设定了超2TB/s带宽、功耗效率提升40%以上以及16-Hi堆叠认证等具体目标，这标志着先进封装技术的军备竞赛正在从单纯的堆叠层数向异构集成与垂直供电等更深维度迈进。