Cadence携手台积电在N3P制程成功实现第三代UCIe IP投片

12月25日，Cadence正式宣布，其第三代通用小芯片互连（UCIe）IP解决方案已成功基于台积电N3P先进制程完成流片验证。这一里程碑标志着单通道数据传输速率突破至64Gbps，为AI加速器、超算芯片等复杂系统设计提供了革命性的高速互联方案，同时推动半导体产业向“小芯片（Chiplet）”架构加速转型。

Cadence第三代UCIe IP解决方案在标准封装与先进封装（UCIe-A）两大版本中均实现性能飞跃。标准封装下，边缘带宽密度达3.6Tbps/mm；采用先进封装技术后，该指标飙升至21.08Tbps/mm，较前代产品提升近6倍。这一突破得益于台积电N3P制程的极致工艺优势——通过极紫外光刻（EUV）与多重曝光技术，制程尺寸进一步缩小，晶体管密度显著提升，同时鳍式场效应晶体管（FinFET）的优化设计降低了信号传输损耗，为高速互联提供了物理层基础。

在协议兼容性方面，该IP支持AXI、CXS、CHI-C2C、PCIe及CXL.io等主流协议，可与高速物理层（PHY）无缝集成。测试数据显示，其信号完整性指标达到行业领先水平，眼图张开度优异，即使在复杂计算场景下仍能保障数据传输的稳定性与低延迟。这一特性为AI训练集群、超算中心等对带宽与可靠性要求严苛的应用场景提供了关键支撑。



产业协同：台积电N3P制程赋能芯粒生态

台积电N3P作为3纳米制程的增强版本，通过性能、功耗与密度的三重优化，成为高端芯片设计的首选平台。其采用的多重曝光技术与先进晶体管架构，使得单芯片可集成更多功能模块，同时降低单位算力能耗。例如，采用N3P工艺的智能手机芯片在相同使用场景下，续航时间可延长10%-20%；数据中心服务器芯片则通过更高集成度减少芯片间通信延迟，提升整体处理效率。

Cadence与台积电的合作始于N3E工艺的16Gbps UCIe IP验证，此次N3P制程的64Gbps突破进一步巩固了双方在先进封装领域的领导地位。据透露，该IP已获得多家头部客户的评估验证，预计将于2025年进入量产阶段，首批应用将聚焦于AI训练芯片、HPC加速器及5G基站处理器等高端市场。

市场影响：重塑AI与HPC硬件架构

随着摩尔定律放缓，芯粒技术已成为延续半导体性能提升的核心路径。UCIe标准通过开放互联规范，打破了传统单芯片设计的物理极限，允许不同工艺、不同功能的芯粒通过高速接口组合成系统级芯片（SoC）。Cadence第三代UCIe IP的推出，不仅降低了多芯粒系统的设计复杂度，更通过跨供应商兼容性加速了生态系统的成熟。

业内分析指出，64Gbps带宽密度将推动AI模型训练效率提升30%以上，同时降低数据中心能耗。例如，在万亿参数级大模型训练中，高速芯粒互联可减少数据搬运时间，使训练周期缩短至原有方案的60%。此外，该技术还将赋能边缘计算设备，通过异构集成实现更强的本地AI推理能力，为自动驾驶、工业物联网等领域提供低延迟、高可靠的算力支持。

未来展望：开启芯粒互联黄金时代

Cadence全球副总裁兼IP事业部总经理Sanjive Agarwala表示：“此次合作验证了UCIe标准在3纳米级工艺下的成熟度，也为下一代埃米级（A16）工艺的芯粒互联奠定了基础。我们将持续优化IP性能，推动AI与HPC硬件架构向更高带宽、更低功耗的方向演进。”

台积电则透露，其2026年将推出的A16工艺将首次引入背面供电网络（BSPDN）技术，结合GAAFET纳米片晶体管，进一步突破性能与能效边界。Cadence已启动基于A16工艺的UCIe IP研发，目标在2027年前实现单通道128Gbps的突破，为量子计算、神经形态芯片等前沿领域提供互联解决方案。