新思科技数字与定制设计平台通过TSMC 5nm EUV工艺技术认证

新思科技（Synopsys）宣布其数字和定制设计平台通过了TSMC最先进的5nm EUV工艺技术认证。该认证是多年广泛合作的结果，旨在提供更优化的设计解决方案，加快下一代设计的发展进程。

Design Compiler Graphical综合工具经过了严格的5nm启用验证，并证明了与IC Compiler II布局布线工具在时序、面积、功耗和布线拥塞方面的相关一致性。Design Compiler Graphical 5nm创新技术可以实现最佳性能、最低功耗和最优面积，这些新技术包括过孔支柱优化、多位库和引脚接入优化。

IC Compiler II的增强功能是满足设计密度要求的关键。在优化过程中可内在地处理复杂的、多变量以及二维的单元布局，同时最大限度提高下游可布线性以及整体的设计收敛。

新思科技PrimeTime时序分析和signoff解决方案中的POCV分析已得到增强，能够准确地捕获由于工艺缩放和通常用于实现能源效率而采用的低电压操作导致的非线性变化。此外，PrimeTime物理感知ECO已扩展到能够支持更复杂的版图规则，以改善拥塞、布局和引脚接入感知。

TSMC设计基础设施市场部资深总监Suk Lee表示，“5nm EUV技术是TSMC的核心里程碑，在提供业界最佳的工艺技术方面继续扩大了我们在更广泛行业中的领先地位。我们一直保持与新思科技的密切合作，简化设计流程并缩短上市时间，以帮助我们的共同用户在这一新的工艺节点上使用新思科技设计平台。此次合作最大程度地使该工艺在高性能计算和超低功耗移动应用上得以发挥优势。我们期待为下一代工艺节点继续合作。”

新思科技芯片设计事业部营销与商务开发副总裁Michael Jackson表示，“我们始终保持与TSMC广泛合作，帮助我们的共同用户在新思科技设计平台上充分利用TSMC 5nm工艺技术的优势，从而加快世界领先的高密度芯片从设计到生产的过程，实现最低功耗、最佳性能和最优面积。”

新思科技设计平台相关技术文件、库和寄生参数数据可以从TSMC获得，并用于5nm工艺技术。通过TSMC 5nm FinFET工艺认证的新思科技设计平台的关键工具和功能包括：

[*]IC Compiler II布局和布线：全自动、全着色布线和提取支持，新一代布局及布局合法化技术能够进一步减少单元占用空间，以及面向高设计利用率的先进布局合法化技术和引脚接入建模。
[*]PrimeTime时序signoff：针对低电压和增强型ECO技术的先进片上变异建模，支持新的物理设计规则。
[*]PrimeTime PX功耗分析：先进的功耗建模，可准确分析超高密度标准单元设计的漏电影响。
[*]StarRC提取signoff：先进的建模以处理5nm器件的复杂性，以及一套通用技术文件用于保证从逻辑综合到布局布线到signoff的寄生参数提取一致性。
[*] IC Validator物理signoff：原生开发的合格DRC、LVS和金属填充运行集，与TSMC设计规则同时发布。
[*]HSPICE、CustomSim和FineSim仿真解决方案：支持Monte Carlo的FinFET器件建模，以及精确的电路仿真结果，用于模拟、逻辑、高频和SRAM设计。
[*]CustomSim可靠性分析：针对5nm EM规则的精确动态晶体管级IR/EM分析。
[*]Custom Compiler定制设计：支持全新5nm设计规则、着色流程、多晶硅通道区域以及新的MEOL连接要求。
[*]NanoTime定制设计时序分析：针对5nm器件的运行时间和内存优化，FinFET堆的POCV分析，以及面向定制逻辑、宏单元和嵌入式SRAM的增强型信号完整性分析。
[*]ESP-CV定制设计功能验证：面向SRAM、宏单元和库单元设计的晶体管级符号等价性检查。