PCB过孔STUB对DDRX地址信号的影响

高速先生成员--周伟之前高速先生发表过一篇《过孔STUB长，DDR信号“强”？》的文章，最近大家也都在问DDR4或DDR5长stub是否有影响，是否要背钻等，然后正好有个项目在仿真DDR4地址信号的时候我们让设计人员将走线移到stub较长的层面，信号居然变好了，到底怎么回事呢，下面我们就来看看吧。这个项目共16层，板厚2.9mm，主控芯片拖了3片DDR4颗粒，这些器件都分布在底层，数据速率（下文简称数率）需要运行到2400Mbps。如下图所示为对应的叠层信息。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/92fae800610949f18c3137279b187d4c~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=C20MXZj7jI5Sot68mSzK0%2FPHraI%3D

采用同样的模型进行仿真，发现主干在L14层的（Stub较长）信号质量居然比L5层（Stub较短）的信号质量更好，可见如下图所示的第一个颗粒信号眼图的对比。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/833ada9e6eb246ada37ef8a66b4cf6d3~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=2VdgbKE2SH1y1tUAJv0%2Bmi3bUXI%3D

图1 数率2400Mbps时第一个颗粒处地址信号眼图
上图所示L5层的走线眼图基本快闭合了，眼宽也比较小，这种眼图的质量可能会影响到信号的正常工作，会导致速率跑不上去或者会数据出错，而L14层的走线眼图就好很多，再优化一下就会有一定的裕量，看起来过孔stub长居然对DDR4的信号质量有一定的改善作用。这个原理其实在上篇文章中讲到过，我们再来重温一下：过孔stub本质是一种能量泄放的通道，越是高频的能量受到的影响越大，因此，高速串行需要控制过孔stub尽量短，以避免能量损耗。但是，对于主控芯片的驱动较强，加上一驱多拓扑的反射更容易在近端颗粒处积累，所以近端颗粒的信号质量就成了通道的瓶颈，增加近端颗粒的过孔stub长度能够很好的衰减高频分量，使主芯片输出的强度减弱，上升沿变缓，最终达到减少反射的目的，相应的，信号质量也得到了改善。这也印证了我们一直说的：大部分信号完整性问题归根到底就是信号的上升沿太快造成的。我们接下来看当数据速率上升到3200Mbps时地址信号的眼图会怎么样，其他都不变，直接改变地址信号的速率到1600Mbps，如下是对应的眼图：https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/73e948c8ee3843f4a29455a93cbbbd9e~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=RjDf26idOrGvIeSMZM4s1Y%2F0vMM%3D

图2 数率3200Mbps时第一个颗粒处地址信号眼图可以看到速率上升后整体的眼高反而变好了，同时趋势还是一样，比较长的stub孔 L14层的走线比短stub孔L5层的走线信号质量好。看起来在模型上升沿比较快（驱动强）的时候，地址信号保留一定的过孔stub确实会对信号质量有一定的改善作用，接下来我们再用Xilinx的fast slew rate模型来验证一下，保持同样的拓扑，将驱动模型换成Xilinx的driver48_fast，其他不变的情况下，地址信号还是按照1600Mbps的速率仿真的结果如下所示。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/80fda3c2275f4715921ac657d4752216~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=MzZnitGbHPYRswKD1VZwgHSG8VI%3D

图3 数率3200Mbps时第一个颗粒处地址信号眼图（xilinx_driver48_fast驱动）
此时还是比较强的驱动，可以看到比较长的stub孔 L14层的走线比短stub孔L5层的走线信号质量好。如果换成不是那么快的比较正常的驱动结果会怎么样呢？下面我们把驱动改成Xilinx的driver48_typical，其他条件不变，仿真出来的眼图如下图所示。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/662154c76e7f44689dce784c967f0262~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=1RMGxBq%2BveumVR6jMdqMylPlauQ%3D

图4 数率3200Mbps时第一个颗粒处地址信号眼图（xilinx_driver48_typical驱动）
两个眼图肉眼看起来其实差不多，量测下来短stub孔的眼高稍微好点，但长stub孔的信号质量也还不错，可以满足要求，这么看来在3200Mbps数据速率下，不管驱动正常还是比较强，长stub过孔都有比较好的表现，这样是否就能说明过孔stub比较长其实对3200Mbps速率下的地址信号反而更好呢？大部分情况下看起来是这样的，那如果这个信号本身的驱动比较弱，此时长stub过孔会将信号上升沿变得更缓，这样对信号质量是否有影响呢？接下来我们也通过仿真来验证下。其他都不变的情况下将驱动模型换成比较弱一点的ron80，再比较两种情况在数据速率3200Mbps时的眼图如下图所示。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/0939a09b776c465c9544ec9caa605251~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=DTkMfy4zqWFC7FGgj0AnY%2FU2ayw%3D

图5 数率3200Mbps时第一个颗粒处地址信号眼图（本案例_ron80驱动）
可以看到结论还是和上面差不多，这是由于此时这个模型的沿也不是很缓，相对于普通的弱驱其实也并不弱，那我们再来看看Xilinx的slow模式，这个可能更有代表性一点，直接将驱动模型换成Xilinx的driver48_slow，其他不变还是在3200Mbps数率下的仿真结果如下图所示。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/51148c6df6b84f4999800124a4100792~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=0ryc7Wcoy9ZhgXIqoaYGJZOxDqM%3D

图6 数率3200Mbps时第一个颗粒处地址信号眼图（xilinx_driver48_slow驱动）
从仿真结果来看，还是过孔stub较长的信号眼图会好点，看起来结论已经比较明显了，那就是3200Mbps数率下，过孔stub对地址信号的影响比较小，甚至会吸收掉一部分反射信号使得信号质量更好。再拓展一下，如果到了DDR5地址信号也有ODT了，结论还是不是这样呢？都到门口了，我们接下来就最后再仿真看看如果地址按照3200Mbps结果会怎么样。拓扑还是不变，驱动改为之前比较强一点的Ron48，颗粒模型换成DDR5，外部上拉端接去掉，地址信号按照3200Mbps速率仿真，结果如下图所示。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/3731697f03ac4f7a948c3a05c91a42c1~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=7HpCf378UIsY6MCRcgyuPKOH5CU%3D

图7 数率6400Mbps时第一个颗粒处地址信号眼图（Ron48驱动）
可以看到当地址信号速率到3200Mbps时（数据率6400Mbps），长过孔stub对地址信号的影响也还不是很大，这样我们以后DDR4设计的时候就不用想着stub的影响了，也不用考虑地址信号长stub要不要做背钻了，甚至有时候还可以特意把地址信号走在长过孔stub的层面。按照这个思路，我们正好把这个结论用在了一个一拖五的错位正反贴的DDR4项目上，而且最终验证也成功了。该项目板厚也是3mm共18层板，一开始设计的时候采用常规的做法，尽量避开长过孔stub的层面，后面仿真的时候发现信号质量整体不太好，尤其是第一片颗粒的眼图比较小，信号反射严重，如下图所示。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/ba5929dd847c44c4bb061e1d442b5b7c~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=Iza8OkuK9NvmsIMfBHVZly5QhHw%3D

后面我们建议引入一定的过孔stub，把TOP层的颗粒，前面的走线换到L3层；BOT层的颗粒，前面的走线换到L16层，这样颗粒前面的换层孔stub就比较长，然后再仿真得到如下比较好的眼图。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/f76ba91900b04f65b36959416b583a28~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=202509041041044E1E2409AD39AF92BC38&x-expires=2147483647&x-signature=23udLxbKIBYrON06cWGSNUkClHw%3D

有时候不得不觉得，这个世界就是这么神奇！尤其是DDRx的设计套路太多了，设计难度越来越大，不仿真还真不好保证能跑到那么高的速率。关于一博：一博科技成立于2003年3月，深圳创业板上市公司，股票代码: 301366，专注于高速PCB设计、SI/PI仿真分析等技术服务，并为研发样机及批量生产提供高品质、短交期的PCB制板与PCBA生产服务。致力于打造一流的硬件创新平台，加快电子产品的硬件创新进程，提升产品质量。