Synplify工具使用指南

Synplify 和 Synplify Pro 是 Synplicity 公司提供的专门针对FPGA和CPLD实现的逻辑综合工具它支持VHDL93 IEEE1076 , 包括std_logic_1164 Numeric_std std_logic_Usigned std_logic_Signed std_logic_Arith 和Verilog95 IEEE1364 的可综合子集

该软件提供的Symbolic FSM Compiler 是专门支持有效状态机优化的内嵌工具SCOPE是管理包括输入和查看设计约束与属性提供活页式分类非常友好的表格界面用于文本输入的HDL语法敏感编辑窗口不仅提供了对综合错误的高亮显示结合图形化的分析和cross_probe工具HDL Analyst 可以把源代码与综合的结果有机地链接起来帮助设计者迅速定位关键路径解决问题其提供的命令行界面可以通过使用Tcl脚本极大的提高工作效率

Synplify Pro还增加提供了FSM Explorer 可以在尝试不同的状态机优化方案后选定最佳结果以及FSM viewer 用于查看状态机的详细迁移状况

此外为了获得最佳的综合效果Synplify还针对具体的厂家器件提供了较为丰富的综合属性Attributes 和综合说明Directives Synplify支持PC WIN98/WIN2000/WIN NT 4.0 Sun (Sun OS 5.6 and 5.7/Solaris 2.6 and2.7) HP-UX 10.20 后文内容中3.1节针对PC版其余章节所述内容因为PC版本与工作站版本并无太大区别因此均以工作站版本为例如使用PC版本则可参照工作站版本相应部分内部公开

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