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逻辑信号的长延时电路
2011年05月20日 10:44 发布者:circuit_share
如果想要使串行输入逻辑信号Vt延时输出,则可以采用如图所示的电路。此电路采用一片RAM和一片二进制计数器,二者采用同一时钟信号CP。在时钟信号前半周期内,计数器内容加1,其输出作为读出数据的地址。在时钟信号后半周期内,新的输入内容Vf写入到同一单元,此信号须经过td=2n 1Tcp时间才被读出,此处Tcp为时钟信号周期。
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