使用级联PLL抖动消除器的有效性

　　在一般情况下，降低PLL带宽会增加VCO噪声。所以实际上需要平衡PLL的带宽，以减小VCO噪声和输入基准噪声的总效应。因此，对于应该在多大程度上降低PLL带宽，必须按照具体应用来决定。下面来看一下本文的介绍。

　　这反过来又提出了VCO选择的问题；应该使用外部VCO？或具有内部VCO的PLL？使用外部VCO使设计人员可以自由选择具有最好的规格和性能的器件。但这样的器件对板级噪声（如磁耦合和电源噪声）更敏感，并且还对分立式环路滤波器中的元器件产生的噪声更敏感。

　　同样，集成了VCO的PLL可能具有对噪声敏感的外部环路滤波器元器件，导致定时不准确。因此也必须根据具体情况来决定。

　　然而，使用高品质的PLL可以很好地消除高速时钟信号的抖动。例如，安森美半导体的PureEdge™系列基于PLL的晶体振荡器模块适用于需要LVPECL/LVDS/CML时钟信号、工作于2.5V或3.3V的应用。这些模块提供了0.4-0.5ps的典型RMS相位抖动，因此适用于大多数电信、网络、计算和存储应用。

　　事实上，PureEdge器件广泛应用于实施或使用SONET/SDH、10Gb/s以太网、LAN、光纤通道、PCIe、DIMM、FPGA和SAS/SATA等技术的设备。

　　通过使用级联PLL抖动消除器（衰减器）有可能实现更低的抖动水平。这种技术是有效的，因为它使设计人员能够优化每个PLL的带宽。它使设计人员能够实现抖动为数百飞秒级别的定时电路。

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