勇敢的芯伴你玩转Altera FPGA连载78：FPGA片内ROM实例之功能概述

勇敢的芯伴你玩转Altera FPGA连载78：FPGA片内ROM实例之功能概述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD          该工程实例内部系统功能框图如图9.18所示。我们通过IP核例化一个ROM，定时遍历读取其所有地址的数据。通过QuartusII集成的在线逻辑分析仪SignalTap II，我们可以观察ROM的读时序。图9.18 ROM实例功能框图         本实例工程模块层次如图9.19所示。图9.19 ROM实例模块层次         在顶层模块cy4.v代码中，可以查看其RTL Schematic如图9.20所示。cy4.v模块主要定义接口信号以及对各个子模块进行互联。pll_controller.v模块例化PLL IP核，产生FPGA内部其它逻辑工作所需的时钟信号clk_25m和复位信号sys_rst_n；rom_test.v模块例化FPGA片内ROM，并产生FPGA片内ROM读地址，定时遍历读取ROM中的数据；此外，图中未示意，该工程实例还包括了SignalTapII的IP核模块，该模块引出ROM的读取信号总线，可以在线查看ROM读取时序。图9.20 ROM实例模块互联接口