勇敢的芯伴你玩转Altera FPGA连载33：可综合的语法子集4

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连续赋值：assign,问号表达式（？：）。Assign用于直接互联不同的信号或直接给wire变量赋值。其基本用法如下：assign = <变量或常量>;“？:”表达式就是简单的if…else语句，但更多的用在组合逻辑中。其基本用法如下：(判断条件) ? (判断条件为真时的逻辑处理) : (判断条件为假时的逻辑处理)always模块：（敏感表可以为电平、沿信号posedge/negedge；通常和@连用）。always有多种用法，在组合逻辑中，其用法如下：always@(*)begin         // 具体逻辑endalways后若有沿信号（上升沿posedge，下降沿negedge）申明，则多为时序逻辑，其基本用法如下：// 单个沿触发的时序逻辑always@(<沿变化>)begin         //具体逻辑End
// 多个沿触发的时序逻辑always@(<沿变化1> or <沿变化2>)begin         //具体逻辑End运算操作符：各种逻辑操作符、移位操作符、算术操作符大多是可综合的。Verilog中绝大多数运算操作符都是可综合的，其列表如下：+            // 加-            // 减!            // 逻辑非~            // 取反&            // 与~&           // 与非|            // 或~|           // 或非^            // 异或^~           // 同或~^           // 同或*            // 乘，是否可综合看综合工具/            // 除，是否可综合看综合工具%            // 取模<<           // 逻辑左移>>           // 逻辑右移<            // 小于<=           // 小等于>            // 大于>=           // 大等于==           // 逻辑相等!=           // 逻辑不等于&&           // 逻辑与||           // 逻辑或赋值符号：= 和 <=。阻塞和非阻塞赋值，在具体设计中是很有讲究的，我们会在具体实例中掌握他们的不同用法。可综合的语法是verilog可用语法里很小的一个子集，硬件设计的精髓就是力求用最简单的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好上面这些基本语法是很重要。