明德扬FPGA设计技巧--gVim模板分享2

FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。1.模块的模板在GVIM输入“Module”并回车，如下图所示http://www.mdy-edu.com/Uploads/2017-05-26/59278f1eb65d0.png
就能得到下面的模块的模板。
http://www.mdy-edu.com/Uploads/2017-05-26/59278f522d08c.png
模块的模板包括了输入输出信号列表、信号定义，组合逻辑和时序逻辑等，这是一个模块常用的组件。学员只需要理解各个部分的意义，按要求来填空就可以，完全没有必要去记住。我看很多学员刚开始学习时，花费大量的时间去记住、背熟模块，这是没有意义的。
2.输入“Reg1”并回车
http://www.mdy-edu.com/Uploads/2017-05-27/5929403b2477f.png
就能得到单比特的reg信号定义
http://www.mdy-edu.com/Uploads/2017-05-26/59278fd971b2e.png
3.输入“Reg2”并回车
http://www.mdy-edu.com/Uploads/2017-05-26/5927902ad110f.png
就能得到2比特的reg信号定义
http://www.mdy-edu.com/Uploads/2017-05-26/592790057d249.png
4.输入“Reg8”并回车

http://www.mdy-edu.com/Uploads/2017-05-26/59279066c1ceb.png
就能得到8比特的reg信号定义
http://www.mdy-edu.com/Uploads/2017-05-26/5927908f401b9.png
类似的快捷命令有：

reg信号Reg1Reg2Reg3Reg4Reg8Reg16Reg32
wire信号Wire1Wire2Wire3Wire4Wire8Wire16Wire32
input信号Input1Input2Input3Input4Input8Input16Input32
output信号Output1Output2Output3Output4Output8Output16Output32
要使用上面快捷命令，需要明德扬的配置文件，欢迎关注明德扬公众号“fpga520”，或群544453837索取。口号：多用模板，减少记忆，专注设计！