如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟

主要问题如题，但是更加详细的是这样的：
1、首先我是有一个CPLD—50MHZ，想产生一个3MHZ的分频，当然是精确的，不然就会和其他时钟产生偏移，如何产生？
2、我看网上说PLL可以实现，如何实现呢？我用quartus的wizard时出现了这样:    can not implement the requested PLL
                                                                                                                 cause: requested mult/div factors cannot achievable
3、当我改变PLL 中间inclk0的信号为10MHZ的时候他就会出现 cause ： VCO or PFD 溢出的情况，当然换了一个信号的FPGA就好了。
所以在这里向请问一下，只用CPLD 可以实现否？ 如果可以请详细介绍（本人比较愚钝）