潘文明至简设计法系列教程】D触发器、波形、代码

在学习verilog之前，我们先学习一下D触发器以及它的代码。FPGA的设计基础是数字电路，因此很多同学会认为我们要先学好数字电路之后，才学习FPGA。但是，数字电路教材的内容很多.例如：JK触发器、RS触发器、真值表、卡诺图等。但是，这里的很多内容其实已经过时了。此外，对于FPGA的学习来讲，我们只用到了其中很少很少的一部分内容。如果没有数字电路的基础，我们建议就看一部分，知道D触发器就够了。那么D触发器是什么样子的呢?总结要点：1. q的值只有在时钟上升沿才变化。2. 时钟上升沿时，将d的值赋给q。即先有上升沿，才有信号变化。为什么强调先有上升沿，才有信号变化呢？有什么用呢？例如：http://www.mdy-edu.com/Uploads/2017-06-16/59434850645fc.png>明德扬的波形，默认的情况下都是同步信号，这意味着en和dout都是由D触发器产生的。因此信号的变化，都是在时钟上升沿之后才开始的，en也是在时钟上升沿之后一点点才变化的；在2的上升沿这个点上看到en的值是0的，因为en还没变化；而在3的上升沿这个点上看到en的值是1，dout的值是0；最后，在10的上升沿这个点上看到dout的值是1。