关于verilog的一些问题
2010年12月02日 10:59 发布者：zhanglixing7890
问题一：control_interface control1 (.CLK(CLK),
.RESET_N(RESET_N),
.CMD(CMD),
.ADDR(mADDR),
.REF_ACK(ref_ack),
.CM_ACK(cm_ack),
.NOP(nop),
.READA(reada),
.WRITEA(writea),
.REFRESH(refresh),
.PRECHARGE(precharge),
.LOAD_MODE(load_mode),
.SADDR(saddr),
.REF_REQ(ref_req),
.INIT_REQ(init_req),
.CMD_ACK(CMDACK)
); 这段程序里的 .REF_REQ(ref_req),这种写法是什么意思？程序后面也没设置端口属性。问题二：reg [`DSIZE/8-1:0] DQM; 这句是把DQM定义为reg型， 后面定义位数的时候里面的DSIZE前面的 “ ' ”是什么意思？
网友评论
zhangjunye 2010年12月10日
二楼正解
二楼正解
zhanglixing7890 2010年12月21日
回复2楼Armoric：
谢谢~~~
回复2楼Armoric：
谢谢~~~
weihe 2010年12月23日
刚开始学，路过，支持一下
刚开始学，路过，支持一下
857795020 2011年01月10日
支持 力挺阿
支持 力挺阿
pengtao 2011年01月15日
二楼 很给力
二楼 很给力
cxh_boy 2011年01月23日
{:4_95:}
{:4_95:}
lising 2011年01月30日
学习
学习
runner 2011年02月11日
二楼，说的正确，给力，挺好！
二楼，说的正确，给力，挺好！
fengjian0531 2011年02月16日
路过，学了一下
路过，学了一下
jumping1967 2011年02月18日
学习了一下，谢了
学习了一下，谢了
ywwork2011 2011年02月23日
:victory:
:victory:
youngfq 2011年02月23日
二楼很给力
二楼很给力
newworld 2011年02月25日
2楼的答案是正确的
2楼的答案是正确的
bynow 2011年02月26日
恩恩 学习了
恩恩 学习了
haihu5371608 2011年04月08日
学习
学习
ahoo1012 2011年04月15日
学习
学习
第一个问题是模块的引用。用于传递两个模块之间的输入，输出信号。第二个问题带 “'”是一编译预处理的宏定义,用法如下：
'define WORDSIZE 16
module
rge['WORDSIZE-1:0] data; //等同于 reg data;