求助各位大侠：VerilogHDL程序出了点错误

我是新手 刚学VerilogHDL不久，编程的时候遇到了一点问题，求助各位大侠

reg sum,sum1,sum2;

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if(sum1>sum2)  begin  sum<=sum1-sum2;   p<=1;   end
  else                begin  sum<=sum2-sum1;   p<=0;   end  
.........


编译综合结束后，sum只有10位了，请问这是为什么？？？