明德扬FPGA设计模板分享(1)

FPGA工程师都知道，verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。
1.时序逻辑的模板在GVIM输入“Shixu”并回车，如下图所示http://www.mdy-edu.com/uploads/images/20170421/1492761947741007.png就能得到下面的时序逻辑的模板。http://www.mdy-edu.com/uploads/images/20170421/1492762047103405.png
2.输入“Shixu2”并回车
http://www.mdy-edu.com/uploads/images/20170421/1492762095138910.png就能得到带有2个if条件的时序逻辑代码。http://www.mdy-edu.com/uploads/images/20170421/1492762141136888.png
3.输入“Shixu3”并回车
http://www.mdy-edu.com/uploads/images/20170421/1492762221117623.png就能得到带有3个if条件的时序逻辑代码。http://www.mdy-edu.com/uploads/images/20170421/1492762264977639.png
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