PlanAhead教程4：RTL与IP设计入门

PlanAhead 软件可为创建和验证 Verilog 或 VHDL 中的 RTL 设计提供综合而完整的平台，如能够贯穿内核生成器 (CORE Generator) 集成的整个过程使用 Xilinx IP 目录。PlanAhead 包含 RTL 技术视图，在其中可快速浏览 RTL 资源，进而充分了解原理图、资源以及功耗估算情况。通过集成 XST 实现对综合流程的管理。PlanAhead 与 ISE 仿真器相集成，能够对 HDL 代码与 IP 以及各种设计状态进行行为和功能验证。此外，PlanAhead 还能够自动插入 ChipScope 调试内核，以更好地调试运行于器件之上的设计后实现比特流。