硅工艺创新帮助 FPGA 满足嵌入式应用的低功耗要求

来源：富昌电子

英特尔或 AMD 的大型昂贵 FPGA 针对性能进行了优化，而不是低功耗。这导致了一种普遍的看法，即 FPGA 尽管具有灵活性和可编程硬件配置等优势，但设计人员必须付出更高功耗的代价，尤其是与微控制器相比。

事实上，来自其他制造商的服务于中低端市场的FPGA提供精简的硬件架构，包含刚好足够的逻辑元件 (LE) 供嵌入式应用使用，因此可以很好地节能。这些 FPGA 提供确定性执行并支持并行处理，使其成为数据转换和桥接、始终在线的传感器集线器以及边缘人工智能 (AI) 和机器学习推理等功能的理想选择。

那么，对于低功耗是至关重要的成功因素的设计项目，设计工程师如何选择低端或中端 FPGA 系列呢？在这种情况下，除了产品数据手册之外，我们有必要了解每个 FPGA 所基于的硅片架构。

FPGA 中的功耗要素

电子设计中提高电源效率的要求远远超出了电池供电设备。低功耗运行和由此产生的低自热为每个电子系统带来多重好处，包括：

· 增加主处理组件的热余量，使其能够高速运行，从而提高系统计算能力
· 提高可靠性：板载器件的结温和平均故障时间之间存在直接关系。更高效的FPGA在运行时温度更低，从而降低了机箱内其他组件的温度
· 使设计更小更轻：更高效的系统产生的废热更少，减少了散热需求。当电路在没有风扇或散热片的情况下能以峰值速度运行时，设计者可以减小机箱的尺寸
· 降低系统成本，因为减少或消除了诸如散热片或风扇等组件，并且使用了额定功率更低的电源和更简单的PCB

低端或中档FPGA在许多情况下将执行系统中最重要的功能，因此其功耗可能是整体能耗的最大贡献者。这意味着了解FPGA如何消耗功率非常重要。实际上，FPGA功耗有两个要素：静态功耗和动态功耗。

静态功耗是FPGA在通电但不主动执行任何操作时消耗的功率。这种功耗是由晶体管和FPGA其他元件中的漏电流引起的。静态功耗相对恒定，无论FPGA是以全速运行还是处于静止模式，变化都不大。静态功耗与逻辑元件的数量、芯片的电源电压和芯片温度直接相关。静态功耗还受到制造FPGA的硅工艺技术特性的强烈影响。

动态功耗是FPGA在主动执行操作时消耗的功率。这种功耗是由FPGA内部电容的开关操作引起的。动态功耗与FPGA的开关活动成正比。内部电容开关越频繁，消耗的动态功耗就越多。

FPGA 的总功耗是静态功耗和动态功耗的总和。

动态功耗在很大程度上可以由系统设计人员管理。诸如时钟门控（可避免在未使用的时钟树分支上浪费功率）和用于 RAM 的综合选项（按地址宽度划分 RAM 块）等技术可以应用于任何类型的 FPGA。

静态功耗不能以相同的方式直接控制，尽管设计人员可以通过选择 FPGA 配置来影响它。例如，在选择 FPGA 时，逻辑单元（LE）的数量是一个重要因素：密度和静态功耗之间存在权衡。选择具有更多逻辑单元（LE）的 FPGA 可以实现更多功能，但代价是更高的静态功耗。

所选 FPGA 的硅工艺技术也会严重影响静态功耗，并且每个 FPGA 制造商的情况都不同。在中低端 FPGA 市场，莱迪思半导体公司和 Microchip 是最突出的制造商：这两家公司都在开发制造工艺方面做出了巨大但截然不同的努力，与英特尔和 AMD 使用的传统基于 SRAM 的 FPGA 技术相比，这些工艺大大降低了静态功耗。

FPGA 低功耗硅技术的比较

Microchip 凭借其广泛的 PolarFire® FPGA 系列在中端市场占据一席之地：其中包括 SoC PolarFire 系列，该系列具有硬连线 RISC-V CPU 和可编程逻辑单元（LE）。这种结构与传统的基于 SRAM 的 FPGA 有根本区别。在 Microchip FPGA 中，可编程单元由类似于闪存的非易失性存储器技术形成，如图 1 所示。

与基于 SRAM 的 FPGA 不同，这种非易失性单元技术在通电时处于活动状态，从而缩短了系统启动时间。此外，与典型的基于 SRAM 的 FPGA 相比，它可节省 30% 至 50% 的功耗。


图 1：左侧显示的 Microchip 非易失性 FPGA 单元针对性能和低功耗之间的平衡进行了优化。右侧的 SRAM 单元会消耗大量漏电流，针对高性能进行了优化。

随着最新一代 Microchip FPGA 技术的推出，使用非易失性单元的优势得到了增强，如图 2 所示。硅-氧化物-氮化物-氧化物-硅 (SONOS) 工艺采用相对先进的 28 nm 工艺制造，与之前 Microchip 浮栅技术中使用的 65 nm 节点相比，具有成本和性能优势。

SONOS 单元的配置特别适合低功耗。两个可编程配置控制 FPGA 数据信号路径。在堆栈漏电流路径中，两个非易失性元件中的一个始终被设置成非常深的关断状态。

当数据路径开启时，N 沟道非易失性元件处于关闭状态，其电压比正常晶体管电压高出约 0.5 V，这意味着漏电流将降至可忽略不计的值，远低于标准 CMOS 晶体管堆栈的漏电流。

当数据路径关闭时，开关漏电流路径是关闭状态开关上的漏电流。开关为高压，并且经过优化，漏电流远低于标准晶体管。


图2：Microchip的SONOS FPGA技术的单元配置。左侧显示的是开启状态的配置，右侧显示的是关闭状态的配置。

非易失性SONOS单元在断电后仍能保持其状态，使FPGA在不重新配置的情况下恢复正常操作。总体而言，Microchip估计PolarFire FPGA的静态功耗仅为基于SRAM的FPGA的10%。

Microchip采用的非易失性技术方法在FPGA制造中是独特的，但低端FPGA市场的另一个主要供应商莱迪思也采用了新的工艺技术，以实现低静态功耗。

莱迪思Nexus平台的FPGA采用由三星开发的完全耗尽绝缘体上硅（FD-SOI）技术，这与用于制造大多数半导体的体硅CMOS工艺类似。与Microchip不同，莱迪思使用易失性SRAM技术：每次上电时，存储在内部或外部配置存储器中的比特流对 FPGA 进行编程。

与传统SRAM体硅工艺技术相比，采用FD-SOI技术可大幅降低 SRAM 单元的漏电流。FD-SOI 技术采用超薄埋氧层，可形成非常小且高效的通道。如图 3 所示，该技术具有较低的寄生电容和漏电流。此外，由于易受粒子撞击的区域（图3中的橙色部分）更小，该单元的软错误率通常比体硅SRAM低约100倍。


图 3：莱迪思 FD-SOI 技术具有超薄埋氧层，可显著降低寄生电容

FD-SOI 技术的另一个优势是可以控制体偏压，从而调整 FPGA 以实现低功耗或高性能。位于晶体管体上的体电阻使开发人员能够在操作过程中控制晶体管的强度。体偏压控制可通过莱迪思开发环境进行编程，可根据应用的功率和热约束选择高性能模式或低功耗模式。

莱迪思估计，在 Nexus FD-SOI 平台上制造的 FPGA 的功耗比同类竞争 FPGA 低 75%。

如何在 FPGA 选择中考虑静态功耗

必须正确看待工艺技术对 FPGA 选择的影响：功耗只是电子设计中经典的功耗/性能/面积/成本 (PPAC) 权衡的一部分。静态功耗只是功耗方程的一个元素，而动态功耗在总功耗中所占的比例比静态功耗更大。

尽管如此，Microchip 和莱迪思在 FPGA 制造工艺中引入的创新可大幅降低静态功耗，并增强了低端和中端 FPGA 在基于 AI 和许多其他应用中的吸引力。