TI C2000系列TMS320F2837xD开发板硬件规格参数说明书（上）

前 言

本文档主要介绍TMS320F2837xD开发板硬件接口资源以及设计注意事项等内容。它是基于TI C2000系列TMS320F2837xD双核C28x 32位浮点DSP + 紫光同创Logos/Xilinx Spartan-6 FPGA设计的开发板。                    


核心板板载NOR FLASH和SRAM，内部TMS320F2837xD与Logos/Spartan-6通过EMIF、uPP、I2C通信总线连接，开发板接口资源丰富，引出网口、CAN、USB、ePWM、eQEP、eCAP等接口。

核心板的DSP及FPGA的IO电平标准一般为3.3V，上拉电源一般不超过3.3V，当外接信号电平与IO电平不匹配时，中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计，ESD器件选型时需注意结电容是否偏大，否则可能会影响到信号通信。
SOM-TL2837xF核心板
SOM-TL2837xF核心板板载DSP、FPGA、ROM、RAM、晶振、电源、LED等硬件资源，并通过工业级B2B连接器引出IO。核心板硬件资源、引脚说明、电气特性、机械尺寸、底板设计注意事项等详细内容，请查阅《SOM-TL2837xF核心板硬件说明书》。               
图 3
                  

图 4

                    

图 5


B2B连接器

评估底板采用4个广濑公司的工业级B2B连接器，共400pin，合高4.0mm。其中2个100pin母座B2B连接器(CON0A、CON0B)，型号FX8-100S-SV(21)，间距0.6mm，高度2.25mm；2个100pin公座B2B连接器(CON0C、CON0D)，型号FX8-100P-SV1(91)，间距0.6mm，高度3.45mm。                  

图 6


电源接口

CON2为12V直流输入DC-417电源接口，可接入外径4.4mm，内径1.65mm电源插头的电源适配器。SW1为电源摆动开关。                    

图 7


设计注意事项：
VDD_12V_OVP(VDD_12V_MAIN)通过TPS54527DDA（DC-DC降压芯片）输出VDD_3V3_MAIN(VDD_3V3_SOM)供核心板使用，通过另一路TPS54527DDA芯片输出VDD_5V_MAIN供评估底板5V外设使用。                    

图 8

                    

图 9


图 10


VDD_3V3_SOM在核心板内部未预留总电源输入的储能大电容，底板设计时请在靠近B2B连接器位置放置储能大电容。
                    

图 11


BANK电压配置电路


核心板内部已将FPGA端BANK0、BANK2、BANK3电平配置为3.3V。评估底板VDD_3V3_SOM向FPGA端BANK1提供3.3V供电。                  

图 12


LED
评估底板具有LED0、LED1、LED2、LED3、LED4、LED5、LED6和LED7共8个LED。评估底板LED0为电源指示灯，上电自动点亮。                  

图 13


                    

图 14


LED1、LED2、LED3和LED4为DSP端用户可编程指示灯，默认高电平点亮。
                    

图 15


                    

图 16


LED5、LED6、LED7为FPGA端用户可编程指示灯，默认高电平点亮。
                    

图 17


JTAG接口

CON4为DSP端TI Rev B JTAG仿真调试接口，采用14pin简易牛角座连接器，间距2.54mm，可适配创龙科技的TL-XDS100V2、TL-XDS200和TL-XDS560V2仿真器。                  

图 18


                    

图 19


CON5为FPGA JTAG仿真调试接口，采用14pin简易牛角座连接器，间距2.0mm。Logos系列FPGA可适配创龙科技的TL-PGMCable下载器，Spartan-6系列FPGA可适配创龙科技的TL-DLC10下载器。                  

图 20


                    

图 21


设计注意事项：

[*]FPGA JTAG引脚信号电平为3.3V。
[*]底板设计时，若DSP端JTAG总线仅引出测试点，通过飞线方式连接仿真器时，需将仿真器端的TDIS引脚接至评估底板的数字地，否则仿真器将无法识别到设备。

BOOT SET启动方式选择拨码开关
SW2为DSP端2bit启动方式选择拨码开关，ON为1，相反为0。评估板DSP端启动方式具体说明如下，常用启动方式为Wait Boot和Get Mode模式。


表 1         



备注：BOOT SET启动选择拨码开关ON为1，相反为0，X代表任意值。
图 22






图 23   



设计注意事项：
[*]在核心板内部，DSP端BOOTMODE引脚GPIO72、GPIO84未配置上下拉电阻。
[*]BOOT引脚如需上拉，请使用20K电阻上拉至3.3V，如需下拉，请使用2.2K电阻下拉至GND。
[*]由于BOOTMODE引脚与GPIO84、GPIO72(EMID12)引脚存在复用关系，若使用该引脚外接设备时，请保证DSP在上电初始化过程中该引脚电平不受外接设备的影响，否则将会导致DSP无法正常启动。
KEY
评估底板包含1个系统复位按键RESET(KEY3)，3个DSP端用户输入按键USER KEY1(KEY1)、USER KEY2(KEY2)、USER KEY3(KEY4)，3个FPGA端用户测试按键USER KEY1(KEY5)、USER KEY2(KEY6)和USER KEY3(KEY8)，1个FPGA端FPGA Program按键(KEY7)。               

图 25

RESET(KEY3)按键控制信号SYS_RESET_INPUT为DSP和FPGA的复位输入引脚，该复位信号不但复位DSP端所有寄存器，还将复位DSP端所有调试环境。SYS_RESET_INPUT在核心板内部已上拉10K电阻至3.3V，设计底板无需再设计上拉电阻。                  

图 26


评估底板通过GPIO108引出用户输入按键KEY1，通过GPIO109引出用户输入按键KEY2，通过GPIO110引出用户输入按键KEY4，引脚均上拉4.7K电阻至VDD_3V3_MAIN。
                    

图 27


评估底板通过FPGA端IO引脚引出用户输入按键KEY5、KEY6、KEY8，引脚均上拉4.7K电阻至VDD_3V3_MAIN。

                    

图 28


KEY7按键控制FPGA_RST_N_KEY（Spartan-6对应为FPGA_PROGRAM_B_KEY）信号。FPGA_RST_N_KEY为核心板FPGA端的逻辑复位信号，默认情况请悬空处理。


                    

图 29