使用VHDL进行分频器设计

分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。基于FPGA实现的分频电路一般有两种方法：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx提供的DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL等。使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。但FPGA提供的锁相环个数极为有限，不能满足使用要求。因此使用硬件描述语言实现分频电路经常使用在数字电路设计中，消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。