晶振振荡电路设计经验总结

对应MCU、ROMan">WiFi或USB HUB一般需外部提供时钟信号，需要外挂一颗晶振，常有客户问到，如何结合晶振的负载电容计算外匹配电容容值以及在晶振振荡电路设计时需注意哪些事项，所以小编对此做一个归纳总结，如有不正确之处，欢迎指正。（1）晶振负载电容定义晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容，是晶振要正常震荡所需要的电容。如果从石英晶体插脚两端向振荡电路方向看进去的全部有效电容为该振荡电路加给石英晶体的负载电容。石英晶体的负载电容的定义如下式：根据CG的组成部分，可以得到：CG=Ci+CPCB+CL1=23.3pF晶体布线时都会要求晶体尽量靠近振荡电路，所以CPCB一般比较小，取0.2pF；Ci=4.8pF。所以最终的计算结果如下：(CL2的计算过程类似)CL1=CL2=18.3pF≈18pF例外情况：现在有很多芯片内部已经增加了补偿电容（internal capacitance），所以在设计的时候，只需要选按照芯片datasheet推荐的负载电容值的选择晶体即可，不需要额外再加电容。但是因为实际设计的寄生电路的不确定性，最好还是预留CL1/CL2的位置。以上的计算都是基于CG=CD的前提，的确有一些意外情况，比如cypress的带RTC的nvsram的时钟晶体要求两边不对称，但是幸运的是，cypress给出了详细的计算过程以及选型参考（4）晶振振荡原理及设计原则各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M 到数十 M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振。石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围.外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。设计考虑事项：1、使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。2、尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。3、当心晶振和地的走线4、将晶振外壳接地如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪. ，当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻。来源：网络，如侵删