FPGA/集成电路 笔试面试题解答
2017年10月18日 08:47 发布者:chunfen26341612
本次更新日期2017年10月12日大概录100~200集,都是大公司的面试题,都是现在大公司流行和急需的能力。
已更新27个笔试面试题 还未完结
连载更新。 。 。
1. Write a sequence of 3-bit grey code. Can youderive ageneral equation to convert binary to grey code?
【解答视频序号:08310001】
2. 怎样将一个single-bit信号从快时钟域送到慢时钟域,或慢送到快?Multi-bit信号呢?
【解答视频序号:08310002】
3. 设计一个计算连续Leading Zeros个数的电路。输入8-bit,输出4-bit。
00001000 0100
00100010 0010
10001000 0000
可以parameterize你的设计吗?其hardware是什么样子的?
【解答视频序号:09090001】
5. 设计地址生成器。
要求依次输出以下序列:
0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26,.................................,31,
32,40,34,42,.................................,47,
48,56,50,58,.................................,63,
64,72,66,76,.................................,79
【解答视频序号:09090003】
6. 假设存在positive clock skew为10ns,问最高电路频率。
能容忍的最大positive clock skew
能容忍的最大negative clock skew
positive clock skew:DFF2的clock比DFF1的来的晚
negative clock skew:DFF2的clock比DFF1的来的早
Tsetup=1ns Thold=1ns Tclk->q=1ns
【解答视频序号:09090004】
7. 阻塞赋值和非阻塞赋值的区别
always@(posedgeclk) always@(posedge clk)
begin begin
b=a; b<=a;
c=b; c<=b;
end end
上面两段代码的硬件结构是怎么样的?
【解答视频序号:09090005】
8. 化简代码使硬件尽可能少
always@ (sel or aor b or c)
if(sel)
y = a + b;
else
y = a + c;
【解答视频序号:09090006】
9. 2进制的1101.101变成十进制是多少?
【解答视频序号:09090007】
10. 下面哪种写法会产生latch?为什么?
【解答视频序号:09090008】
11. 从仿真的角度设计测试32(bit)*32(bit)的乘法器能否正常工作的过程?
【解答视频序号:09110001】
12. 从仿真的角度设计测试1024-depth的SRAM能否正常工作的步骤或过程,功能:有10位的读写指针,并且读操作与写操作可以同时进行,负责读和写的部分由一个控制器控制。
【解答视频序号:09110002】
13. 报文替换ID的功能
【解答视频序号:09110003】
14. flip-flop和latch的区别,rtl中latch是如何产生的
【解答视频序号:09120001】
15. 多时钟域设计中,如何处理跨时钟域信号?
【解答视频序号:09120002】
16. 锁存器比寄存器省面积,但为什么在IC设计中通常使用寄存器?
【解答视频序号:09120003】
17. 用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。
regmemory-1]; 定义FIFO为N位字长容量M
【解答视频序号:09250001】
18. FPGA 的片上RAM 资源,可以在设计中如下哪些应用?
a、Shift Register b、ROM
c、RAM d、FIFO
【解答视频序号:09250002】
19. 下列哪些属于时钟约束?
a、set_false_path b、set_input_path
c、set_max_delay d、set_multicycle path
【解答视频序号:09250002】
20. FPGA可以有哪些工艺?
a、SDRAM b、SRAM c、EEPOM b、DDR e、FLASH
【解答视频序号:09250002】
21. 下列哪些是FPGA片内资源?
a、RAM b、LUT c、DSP d、SDRAM
【解答视频序号:09250002】
22. 下列哪些选项是FPGA设计中必须的设计约束?
a、管脚约束 b、跨时钟域约束
c、时钟周期约束 d、片上RAM位置约束
【解答视频序号:09250002】
23. 判断:FPGA中,需要一个1MByte的存储空间,用片上RAM实现即可。
【解答视频序号:09250002】
24. 判断:Latch 和Register 的结构是不同的,Latch 是电位控制器件,Register是时序控制器件。
【解答视频序号:09250002】
25. 判断:FPGA设计中,访问FLASH的速度比DDR快。
【解答视频序号:09250002】
26. 阐述以下数字电路中时钟属性:(1) Jitter :时钟抖动 (2) clock_skew :时钟偏移。
问题:这两个不同吗?
【解答视频序号:09250002】
27. 分析时序报告
【解答视频序号:】