Vivado视频教程：静态时序分析与约束验证
2014年11月26日 13:52 发布者：eechina
视频简介：在考虑为您的 FPGA 设计实现时序收敛之前，必须首先设置时序约束。不过，确定约束的正确性相当具有挑战性。在本期的 Chalk Talk 教学中，Amelia Dalton 与 Xilinx 的Ron Plyler 探讨一些用来设置和验证时序约束的功能强大的最新方法，帮您利用 Xilinx 的 Vivado 设计套件实现时序收敛。
视频简介：在考虑为您的 FPGA 设计实现时序收敛之前，必须首先设置时序约束。不过，确定约束的正确性相当具有挑战性。在本期的 Chalk Talk 教学中，Amelia Dalton 与 Xilinx 的Ron Plyler 探讨一些用来设置和验证时序约束的功能强大的最新方法，帮您利用 Xilinx 的 Vivado 设计套件实现时序收敛。