LUCT：低不确定性时钟树设计方法、算法和工具

作者：意法半导体DCG – DAP设计方法小组
A.Ferrara, A.Ferrari, P. De Laurentiis

前言 – LUCT是什么

第一层时钟树和第二层时钟树

时钟树设计及其设计方式是引起系统芯片性能差异的主要原因。

从历史角度看，ASIC时钟树设计人员利用商用自动化工具设计时钟树，以确保执行时间等性能取得预期结果，但是，这种方法的时钟偏差和插入延时等性能却不尽人意，另外，高复杂性、频率和尺寸设计使得传统方法完全没有可行性。

低不确定性时钟树设计及算法与在系统芯片上实现的第一层时钟树的物理定义有关，能够让设计人员克服传统设计方法的所有低效率问题。

从顶层的根时钟网络（通常是PLL输出）到中层时钟网络，LUCT是一个高质量的负载均衡的时钟树，其目标是将时钟信号从中央锁相环PLL送到芯片的大部分区域，详情参见参考文献。该文献详细介绍了低不确定性时钟树方法和架构，概括了从规格定义到单元布局和时钟合成的全部相关设计流程。

按照参考文献的定义，这种时钟分配方法属于结构化时钟树。文献还概括了现有的不同的时钟设计方式。从时钟源到寄存器，整个时钟树由第一层时钟树和第二层（或本地）时钟树组成。商用EDA工具需要实现本地时钟树。

LuctGenKit是意法半导体数字ASIC产品部的设计方法小组研发的时钟设计工具，可完成LUCT架构的物理实现过程。

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