在用VHDL做一个课程设计，顶层文件出现一个小问题~谁来帮我看看谢谢啦

2013年06月08日 02:03 发布者：xiaoyuchidayu

基于VHDL语言的电子琴设计
我分为4个模块，前3个小模块都没问题，顶层模块编译的时候出现错误

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网友评论

xiaoyuchidayu 2013年06月08日
:'(:'(各位大神帮帮忙

yanhao_xj 2013年07月09日
:)呵呵，等待答复

hch 2013年07月11日
可能是pin脚分配有问题吧！
先把FPGA中的 Pin的分配都删掉，再看一下，能否编译；
这个最好也该一下:顶层文件中的 COMPONENT AUTO 有四个端口(port),而模块中的 ENTITY AUTO 有五个端口(port)!

科瑞特 2013年07月24日
引脚分配有问题。